Hardware block configuration and Synthesis study

At Cadence, we hire and develop leaders and innovators who want to make an impact on the world of technology.

Cadence is a pivotal leader in electronic design, building upon more than 30 years of computational software expertise. The company applies its underlying Intelligent System Design strategy to deliver software, hardware and IP that turn design concepts into reality.

Cadence customers are the world’s most innovative companies, delivering extraordinary electronic products from chips to boards to systems for the most dynamic market applications including consumer, hyperscale computing, 5G communications, automotive, aerospace industrial and health.

At Cadence, we hire and develop leaders and innovators who want to make an impact on the world of technology.

Job Title: Hardware block configuration and Synthesis study 

Location: Oujda, Morocco

Reports to: Sr Design Engineering Manager

Job Overview:

The objective of this internship is to study how the configurability of a secure hardware block affects its area and timing. During this internship, you will contribute to defining configuration constraints to limit unsupported combinations. You will also run automated synthesis flows to evaluate the impact of different configurations using PPA metrics (Performance, Power, Area).

Job Responsibilities:

• Analyze RTL (VHDL / SystemVerilog) code
• Add constraints in YAML configuration files to restrict unsupported combinations
• Run and adapt ASIC synthesis scripts to handle multiple configurations, frequency and technology targets
• Collect, analyze, and compare synthesis results (Performance, Power, Area)
• Automatically publish synthesis reports on an existing internal web page for use by other teams

Educational background: Currently pursuing a degree Computer Engineering, Electrical Engineering, Embedded Systems, or a related field, with a strong focus on digital design and hardware architectures.

Experience: Previous experience with hardware description languages (VHDL, Verilog/SystemVerilog) and Python-based test automation in a Linux environment. Familiar with system-level verification and synthesis flows using tools such as QuestaSim, Xcelium, or FPGA platforms. Exposure to ASIC design flows is a plus.

Languages: Proficiency in English and French, both written and spoken.

Technical skills:

• RTL design analysis using VHDL and SystemVerilog
• Scripting and automation of synthesis and analysis flows using Python, Bash, and Makefile
• Strong familiarity with Linux-based development environments
• Familiarity with version control systems (Git) and collaborative development workflows

Additional Skills/Preferences:                    

• Experience with secure or safety-critical hardware blocks
• Understanding of design trade-offs between configurability, area, timing, and power
• Ability to generate clear synthesis reports and automate result publication (web-based or internal tools)
• Good documentation skills for technical reports and design analysis

Additional Information:

• The candidate will be based in the Oujda, Morocco office alongside several colleagues, while their core team and manager will be located in France, with whom they will interact regularly.

Cadence is committed to equal employment opportunity and employment equity throughout all levels of the organization. We strive to attract a qualified and diverse candidate pool and encourage diversity and inclusion in the workplace. 

Version Française :

Cadence est un leader clé dans le domaine de la conception électronique, s’appuyant sur plus de 30 ans d’expertise en computational software. L’entreprise applique sa stratégie fondamentale d’Intelligent System Design afin de fournir des logiciels, du hardware et des blocs d’IP qui transforment les concepts de conception en réalité.

Les clients de Cadence comptent parmi les entreprises les plus innovantes au monde. Elles conçoivent et commercialisent des produits électroniques d’exception, allant des puces aux cartes, jusqu’aux systèmes complets, pour les applications de marché les plus dynamiques, notamment les produits grand public, l’informatique hyperscale, les communications 5G, l’automobile, l’aérospatiale, l’industrie et la santé.

Chez Cadence, nous recrutons et développons des leaders et des innovateurs qui souhaitent avoir un impact sur le monde de la technologie.

Intitulé : Hardware block configuration and Synthesis study 

Localisation : Oujda, Morocco

Rattachement hiérarchique : Sr Design Engineering Manager

Présentation du poste :

L’objectif de ce stage est d’étudier l’impact de la configurabilité d’un bloc matériel sécurisé sur sa surface et ses performances temporelles.

Au cours de ce stage, vous contribuerez à la définition de contraintes de configuration afin de limiter les combinaisons non prises en charge. Vous exécuterez également des flux de synthèse automatisés pour évaluer l’impact des différentes configurations à l’aide des métriques PPA (Performance, Consommation, Surface).

Responsabilités du poste :

• Analyser le code RTL (VHDL / SystemVerilog)
• Ajouter des contraintes dans des fichiers de configuration YAML afin de restreindre les combinaisons non prises en charge
• Exécuter et adapter des scripts de synthèse ASIC pour gérer plusieurs configurations, fréquences et technologies cibles
• Collecter, analyser et comparer les résultats de synthèse (Performance, Consommation, Surface)
• Publier automatiquement les rapports de synthèse sur une page web interne existante à destination des autres équipes

Formation : Actuellement en formation en informatique, génie électrique, systèmes embarqués ou dans un domaine connexe, avec une forte orientation vers la conception numérique et les architectures matérielles.

Expérience : Une première expérience avec les langages de description matérielle (VHDL, Verilog/SystemVerilog) ainsi qu’avec l’automatisation de tests en Python dans un environnement Linux. Connaissance des flux de vérification au niveau système et de synthèse à l’aide d’outils tels que QuestaSim, Xcelium ou de plateformes FPGA. Une exposition aux flux de conception ASIC constitue un atout.

Langues : Maîtrise de l’anglais et du français, à l’oral comme à l’écrit.

Compétences Techniques :

• Analyse de la conception RTL en VHDL et SystemVerilog
• Script et automatisation des flux de synthèse et d’analyse à l’aide de Python, Bash et Makefile
• Solide maîtrise des environnements de développement basés sur Linux
• Connaissance des systèmes de gestion de versions (Git) et des workflows de développement collaboratif

Compétences supplémentaires / Préférences :               

• Expérience avec des blocs matériels sécurisés ou critiques pour la sûreté de fonctionnement
• Compréhension des compromis de conception entre configurabilité, surface, performances temporelles et consommation
• Capacité à générer des rapports de synthèse clairs et à automatiser la publication des résultats (outils web ou internes)
• Bonnes compétences en documentation pour la rédaction de rapports techniques et l’analyse de conception

Informations complémentaires :

• Le candidat sera basé au bureau d’Oujda, au Maroc, aux côtés de plusieurs collègues, tandis que son équipe principale ainsi que son manager seront situés en France, avec lesquels il interagira régulièrement.

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